企業名 |
株式会社Preferred Networks |
職種 |
フロントエンドエンジニア(Web)
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試用期間 |
3ヶ月 本採用と同条件
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業務内容 |
【職務内容】
PFNの計算基盤の心臓部である、ASICの設計を行うエンジニアの次世代リーダー候補を募集します。
PFNのさまざまな研究開発や事業は、機械学習やシミュレーションを中心とした膨大な計算量によって支えられています。計算基盤の心臓部はアクセラレータであり、PFNでは独自の原理にもとづくアクセラレータであるMN-Core(TM)およびその後継であるMN-Core2(開発中仮称)を開発・活用しています。
今後、MN-Coreシリーズの開発を強化するために、次世代のリーダー候補として継続した研究開発を率いていくポテンシャルを持つASICフロントエンドエンジニアを募集します。アーキテクチャや半導体設計において世界的な戦いに意欲のある方の応募をお待ちしています。
・MN-Coreのアーキテクチャ研究開発
・ASIC/機能ブロック仕様策定
・RTLコーディング
・論理検証
・合成/STA
・バックエンドベンダーのサポート
・実機評価/デバッグ
【本職種の魅力】
・新しい世界を作り出す仕事に携われる
・MN-Coreの次世代の開発に携われる
・現在最も注目されている、深層学習をターゲットにしたASIC開発の知識・経験が得られる
・世界トップクラスの性能を持ったASIC開発に携われる
・高い技術力を持ったチームメンバーと共に働くことができる
・SWエンジニアと近い距離で、共に議論しながら開発ができる
【勤務地】
リモート勤務制度あり(日本国内に限る)
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応募条件 |
【応募資格(必須)】
▼該当分野への強いモチベーション
・「世界最高を目指したチップ開発」にわくわくする方
・進歩の速い分野に適応して意欲的に知識を吸収できる方
・幅広い技術領域への興味
▼高いASIC開発力
・ASIC開発エンジニアとしての豊富な開発経験(5年以上)
・高いリーダーシップ力
▼加えて、以下のうち2つ以上の経験と能力
・CPU/アクセラレータ等のアーキテクチャ検討経験
・高いRTL(Verilog HDL/SystemVerilog/VHDL)コーディングスキル
・SystemVerilogもしくはSystemCでの論理検証環境の構築及び検証経験
【応募資格(歓迎)】
・ASIC開発エンジニアとしての豊富な開発経験(8年以上)
・コンピュータ・アーキテクチャへの深い知識
・IPに関する知識(PCIe、DDR etc…)
・論理合成やSTA解析経験
・深層学習の計算カーネルへの基礎的な理解
・深層学習プログラムのコーディング経験
・アセンブラのコーディング技術
・ランダム検証環境の構築・運用経験
・基板ボード開発経験
・コンパイラ、計算ライブラリ、ドライバ等の開発経験
・バージョン管理システムを用いた開発経験(Git、GitHub、GitLab、Subversion等)
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勤務地 |
東京都千代田区大手町1-6-1大手町ビル 最寄駅:各線 大手町駅から徒歩1分
各線 東京駅から徒歩6分 |
給与・報酬 |
. 特記事項:昇給あり 年2回の人事評価及び会社業績に基づいて決定
賞与あり 年2回の人事評価及び会社業績に基づいて決定
経験、業績、能力、貢献に応じて、当社規定により優遇
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就業時間 |
特記事項:専門労働型裁量労働制(みなし労働時間:8時間)もしくはフレックス制
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休暇・休日 |
休日:土曜日、日曜日、国民の祝日、国民の休日、年末年始、当社規定による年次有給休暇制度(入社時26日付与)、育児休暇、慶弔休暇など
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待遇・福利厚生 |
健康保険,厚生年金保険,労災保険,雇用保険 交通費:通勤費支給 諸手当:通勤手当、在宅勤務手当 特記事項:【福利厚生】
確定拠出年金制度
ラップトップPC購入補助
定期健康診断実施
【受動喫煙防止情報】 屋内受動喫煙対策:対策あり
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こだわり条件 |
学歴不問 即日スタート 経験者優遇 在宅勤務 駅から徒歩5分以内 週休2日制 土日祝日休み 交通費支給 社会保険完備 育児支援制度 退職金制度 その他特別制度あり |